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LVDS信號不僅是差分信號，而且還是高速數字信號。因此LVDS傳輸媒質不管使用的是PCB線還是電纜，都必須采取措施防止信號在媒質終端發生反射，同時應減少電磁干擾以保證信號的完整性。只要我們在PCB布線設計時考慮到以上這些要素，設計高速差分線路板并不很困難。

 

下面簡要介紹PCB設計處理LVDS信號的設計要點：

1. 布成多層板有LVDS信號的電路板一般都要布成多層板。由于LVDS信號屬于高速信號，與其相鄰的層應為地層，對LVDS信號進行屏蔽防止干擾。對于密度不是很大的板子，在物理空間條件允許的情況下，最好將LVDS信號與其它信號分別放在不同的層。例如，在四層板中，通常可以按以下進行布層：LVDS信號層、地層、電源層、其它信號層。

2. LVDS信號阻抗計算與控制。LVDS信號的電壓擺幅只有350mV,適于電流驅動的差分信號方式工作。為了確保信號在傳輸線當中傳播時不受反射信號的影響，LVDS信號要求傳輸線阻抗受控，通常差分阻抗為100¬+/-10Ω。阻抗控制的好壞直接影響信號完整性及延遲。

 

如何對其進行阻抗控制呢？

（1）確定走線模式、參數及阻抗計算。LVDS分外層微帶線差分模式和內層帶狀線差分模式。阻抗可以通過合理設置參數，利用相關軟件計算得出。通過計算，阻抗值與絕緣層厚度成正比，與介電常數、導線的厚度及寬度成反比。

 

（2）走平行等距線及緊耦合原則。確定走線線寬及間距后，在走線時嚴格按照計算出的線寬和間距，兩線的間距要一直保持不變，也就是要保持平行（可以放圖）。同時在計算線寬和間距時最好遵守緊耦合的原則，也就是差分對線間距小于或等于線寬。當兩條差分信號線距離很近時，電流傳輸方向相反，其磁場相互抵消，電場相互耦合，電磁輻射也要小得多。而且要兩條線走在同一層，避免分層走線。因為在PCB板的實際加工過程中，由于層疊之間的層壓對精確度大大低于同層蝕刻精度，以及層壓過程中的介質流失，不能保證差分線的間距等于層間介質厚度，會造成層間差分對的差分阻抗變化。

 

（3）走短線、直線。為確保信號的質量，LVDS差分對走線應該盡可能地短而直，減少布線中的過孔數，避免差分對布線太長，出現太多的拐彎，拐彎處盡量用45°或弧線，避免90°拐彎。不同差分線對間處理LVDS對走線方式的選擇沒有限制，微帶線和和帶狀線均可，但是必須注意要有良好的參考平面。對不同差分線之間的間距要求間隔不能太小，至少應大于3-5倍差分線間距。必要時在不同差分線對之間加地孔隔離以防止相互間的串擾。

 

LVDS信號盡量遠離其它信號。LVDS差分信號不可以跨平面分割。盡管兩根差分信號互為回流路徑，跨分割不會割斷信號的回流，但是跨分割部分的傳輸線會因為缺少參考平面而導致阻抗的不連續（如圖所示，其中GND1、GND2為LVDS相鄰的地平面）。

圖1：差分對線接收端的匹配電阻的布局。
對接收端的匹配電阻到接收管腳的距離要盡量靠近。同時匹配電阻的精度要控制。對于點到點的拓撲，走線的阻抗通常控制在100Ω,但匹配電阻可以根據實際的情況進行調整。電阻的精確度最好是1％-2％。因為根據經驗，10％的阻抗不匹配就會產生5％的反射。 

 

串行LVDS信號的仿真分析

以上分析了LVDS信號設計時必須注意的事項，雖然在PCB設計的時候一般都會遵守以上的規則進行，但是為了能夠提高設計的正確性和準確行必須對PCB進行信號完整行仿真，通過仿真得到信號的串擾、延時、反射和眼圖波形，從而達到設計即正確的目標。信號完整性問題的仿真流程是先建立元器件的仿真模型，然后進行前仿真確定布線過程的參數和約束條件，物理實現階段按照約束條件進行設計，最后進行后仿真，驗證設計是否滿足設計要求。在整個流程中模型的精確性直接影響仿真的結果，而在前仿真和后仿真階段用到的仿真分析方法對于仿真結果同樣至關重要，而在本設計中采用了精確度較高的spice模型。下面結合實際的項目來說明仿真在本設計的實施過程。 
 

1. PCB疊層設置

由上面的分析知道，PCB板的疊層設置和信號的耦合以及阻抗計算都有著密切的關系，所以在開始PCB設計之前必須進行疊層設計，然后進行信號的阻抗計算。在本設計中的疊層設計見下圖：

圖2：疊層設計由于PCB密度較高，本設計采用10層板的疊層結構，經過合理的安排疊層厚度，通過allegro計算，表面微帶和內層帶狀線的差分線在線寬6㏕線間距6㏕時，阻抗理論計算值分別為100.1和98.8Ω。符合阻抗控制要求。 

 

2. 設置直流電壓值

這一步驟主要是為某些特定的網絡（一般是電源地等）指定其直流電壓值，確定DC電壓加在網絡上，執行EMI仿真需要確定一個或多個電壓源管腳，這些電壓值包涵了模型在仿真過程中使用的參考電壓信息。 

 

3. 器件設置

在allegro仿真的時候allegro會把器件分成三大類：IC、連接器和分立器件（電阻電容等），allegro會依據器件類型來給器件的管腳分配仿真屬性，分立器件和連接器的管腳屬性為UPSPEC，而IC的管腳屬性可以為IN、OUT和BI等。

 

4. 模型分配

在板級高速PCB仿真過程中主要用要的模型有器件模型和傳輸線模型。器件模型一般是由器件生產廠家提供的。在高速串行信號中，我們采用的是精度更高的SPICE模型來進行仿真分析。傳輸線模型則是通過仿真軟件建模形成的。信號在傳輸時，傳輸線會使得信號完整性問題突出，因此仿真軟件對傳輸線精確建模的能力直接影響仿真結果。

圖3：差分對線模型b:帶狀線   c: 微帶線而信號路徑和返回路徑所在的傳輸線不可能是理想的導體，因此它們都有有限的電阻，電阻的大小由傳輸線的長度和橫截面積決定。任何傳輸線都可以劃分為一系列串接線段。同樣的在傳輸線之間的介質也不可能是理想的絕緣體，漏電流總是存在的。實際的傳輸線模型由無數個短線段組成，短線段的長度趨于零。  關于傳輸線的模型是allegro自動分配的。仿真的時候主要是分配器件模型。 

 

5. SI檢查

SI Audit功能是用來檢查某一個特殊的網絡或者一群網絡是否能夠被提取出來進行分析，一般就是設置我們需要關注的高速網絡，本設計主要關注LVDS串行信號。 

 

6. 提取網絡拓撲

從PCB中提取待關注信號的拓撲結構，一般包括驅動端和接收端，以及傳輸線和相關的匹配電阻電容等，可以從拓撲結構中看出該網絡經過那些路徑，那些會對信號的傳輸造成影響。本文僅以其中一個信號的網絡拓撲圖為例：如圖4所示：

圖4 差分對線的網絡拓撲

 

7. 查看波形

以上的相關步驟設置好以后就可以進行仿真了，allegro可以進行信號的反射仿真、串擾仿真，差分線還要進行眼圖分析。當然仿真也分前仿真和后仿真，在利用allegro進行PCB設計的時候還需要結合仿真的結果實時的對設計進行修改以達到符合要求的目的。由于仿真過程復雜，步驟繁瑣，在此不一一進行描述。

 

差分對的布線有兩點要注意，一是兩條線的長度要盡量一樣長，等長是為了保證兩個差分信號時刻保持相反極性，減少共模分量。另一是兩線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的方式有兩種，一為兩條線走在同一走線層(side-by-side)，一為兩條線走在上下相鄰兩層(over-under)。一般以前者side-by-side實現的方式較多。等距則主要是為了保證兩者差分阻抗一致，減少反射。

 

對差分對的布線方式應該要適當的靠近且平行。所謂適當的靠近是因為這間距會影響到差分阻抗(differential impedance)的值, 此值是設計差分對的重要參數。需要平行也是因為要保持差分阻抗的一致性。若兩線忽遠忽近, 差分阻抗就會不一致, 就會影響信號完整性(signal integrity)及時間延遲(timing delay)。從仿真的S參數曲線圖可以分析差分對的差分阻抗(differential impedance)，以及信號完整性。

 

下面給出本設計中的關鍵信號仿真波形以供加以說明。

    從仿真圖例圖5看到，S11在0-3.0GHz 的頻域范圍內其最劣化的指標為：-16.770db以下 ,S22（粉紅色的曲線）也不劣于-17db。 這說明該差分對的差分阻抗(differential impedance)接近設計指標，信號完整性得到了保證。

圖5：差分對線仿真S參數曲線

圖6：差分對IN，OUT的HSPICE仿真圖 通過差分對IN，OUT的HSPICE仿真，圖6顯示的結果：

 

差分對線的對稱良好。結論 通過以上的仿真分析可知，在PCB的設計階段對于高速LVDS信號的各項要求都能達到，而經過實際的PCB生產也證明了該設計的正確性，該產品運行穩定，完全能達到PCI-express高速數據傳輸的要求，可靠性高。

 

由本文的分析可知，在高速串行信號的設計中，不僅考慮電路設計，其板圖設計和仿真分析也同樣的重要，而且隨著信號的頻率越來越大，影響信號的延時、串擾、信號完整性等的因素越來越復雜。同時控制這些因素的影響也越來越困難，工程師必須深入的分析布線設計、借助精確的模型、有效的仿真和科學的分析方法，才能給復雜的高速設計以正確的指導，減少修正周期確保PCB設計成功。